Die Struktur von Hochvolttransistoren, die in Standard-CMOS-Prozessen realisiert werden, ist im folgenden Bild dargestellt. Die gewünschte hohe Spannungsfestigkeit über der Drain-Source-Strecke des Transistors wird durch das Einfügen eines schwächer dotierten Driftgebietes zwischen Kanalende und der eigentlichen Drainkontaktierung erreicht:
Die so strukturierten Transistoren zeigen ein von Spicemodellen üblicher MOS-Transistoren erheblich abweichendes Verhalten. Bei uns wird darum ein Makromodellaufsatz für das BSIM3v3 Modell, der ebenfalls die unterschiedliche und hohe Temperaturabhängigkeit der Durchbruchspannung von Drain- und Source-Dioden modelliert, eingesetzt. Das Makromodell wird innerhalb einer Subcircuit bereitgestellt:
In dem folgenden Ausgangskennlinienfeld wird der Vorteil des vorgeschlagenen HVT-Makromodells (IDMO2) gegenüber einem MOS-Modell (IDMO1) deutlich:
Ausgangskennlinienfeld Ugs=1.4, 2.3, 3.2, 4.1, 5V, Ubs=0V
